自助下单地址（拼多多砍价，ks/qq/dy赞等业务）：点我进入

电子万花筒平台核心服务

中国最活跃的射频微波天线雷达微信技术群

电子猎头：帮助电子工程师实现人生价值！

电子元器件：价格比现有供应商至少低5%

现代 SAR 和 sigma-delta 模数转换器 (ADC) 的主要优点之一是它们在设计时考虑了易用性，这不仅简化了系统设计人员的工作，而且允许重复使用单个参考设计。 在许多情况下，您可以构建一个参考设计以用于不同时间的不同应用。 精密测量系统的硬件保持不变，而软件实现可以适应不同系统的需要。

这就是可重用性的美妙之处，但在现实生活中，事情并不总能奏效。 将单一设计用于多种应用的主要缺点是您放弃了为直流、地震、音频和更高带宽应用实现绝对最高性能所需的定制和优化。 在急于重用和完成设计时，往往会牺牲准确的性能。 其中一个容易被忽视和忽略的主要方面是时钟。 在本文中，我们讨论了时钟的重要性，并为正确设计高性能转换器提供了指导。

ADC基础知识

抖动与信噪比的关系

在回顾现有文献时，我们看到许多关于 ADC 性能对抖动参数的依赖性的描述，而且这些标题通常有充分理由包含“高速”一词。 要考察抖动与信噪比（SNR）之间的关系，首先要看SNR值与均方根抖动之间的关系。

如果抖动是系统中的主要噪声源，则此关系可简化为：

如果存在不同的噪声源，则需要使用公式 2 来计算合并的 SNR：

在：

ev 是简化的电压噪声有效值

δtRMS 是总均方根抖动，估计为来自各种来源的均方根之和：

求和对不相关的噪声源有效。 使用公式 2，可以获得基于热噪声 (e2v) 和抖动噪声的 SNR。 抖动对 SNR 的影响取决于输入频率 (fIN)。 这意味着在较高频率下，SNR 主要由抖动定义。 图 1 根据公式 1 和公式 2 显示受抖动影响的理想和实际 ADC 的曲线。图 1 中的曲线在高速 ADC 数据手册中很常见，但通常从 MHz 范围开始。 对于精密 ADC，我们将进一步展示 kHz 范围内的相同依赖性。 我们实现了超过 108dB 的 SNR（见图 1），精密 ADC 现在能够做到这一点。 这就是 AD7768-1 的用武之地。

图 1. 不同抖动级别的 SNR 和 fIN 之间的关系。

查看图 1 中的曲线图，可以看出转换 1kHz 信号（灰线）的 AD7768-1 仅在 σtRMS 超过 300ps 时受时钟抖动的影响。 我们可以调整变量并显示特定 ENOB 和 fIN 的抖动要求：

图 2. 转换器的不同 ENOB 的最大允许抖动与 fIN 的关系。

当前高精度转换器的目标抖动使得使用通用振荡器（例如 555 定时器振荡器）或许多基于微控制器或 FPGA 的时钟发生器不是设计人员的选择。 我们只能选择晶体（XTAL）和锁相环（PLL）振荡器。 新的 MEMS 振荡器技术也将适用。

过采样技术在这里有用吗？

从等式 1 和等式 2 中可以观察到重要的一点，即抖动对采样频率没有显着依赖性。 这意味着很难通过过采样技术（平面或噪声整形）降低抖动的影响。 过采样在高精度系统中很常见，但对消除抖动噪声作用不大。 有关与采样频率的关系，请参见公式 4

在：

L(f) 是相位噪声频谱单边带 (SSB) 密度函数

fmin 和 fmax 是与特定测量相关的频率范围。

一般来说，增加 fS 对改善抖动影响不大。 理论上，ADC 的过采样率会减少一些宽带抖动效应。 3 在量化噪声和热噪声方面，噪声整形是一种非常有效的抑制目标频段噪声的方法。 如公式 7 所示，增加过采样率可以比噪声抖动抑制（公式 5）更快地抑制量化噪声。 这使得抖动在使用噪声整形的过采样架构中更加突出。 在奈奎斯特转换器中，这可能没有那么严重。 图 3 以一个二阶 sigma-delta ADC 和一个新的四阶 sigma-delta ADC 为例说明了这种现象。

图 3. 过采样将量化噪声降低到抖动引起的噪声限制以下。

A 点显示四阶 sigma-delta ADC 需要低于 30 ps 的时钟抖动。

B 点表明，使用旧技术二阶整形器的 200 kHz 转换不受高达 200 ps 的抖动水平的影响。

使用基本误差为Δ的N阶整形器以过采样率M整形的量化噪声之间的关系：

过采样率M与抖动量的关系：

公式 7 显示了二阶噪声整形 (N = 2)。 注意力应该集中在 M 上，它现在按五次方变化。

不同世代的变形金刚会看到一些共同的关系属性。 一阶噪声整形器隐藏抖动时间最长，从而将立方关系推至~1/M3，而四阶 sigma-delta 将获得~1/M9 的关系。 抖动最多减少 1/M，这通常假定强宽带频率分量而不是 1/(fN) 的关系。

信号幅度是否改变现状？

等式 2 表明，分子和分母中都有幅度，因此不可能在幅度和 SNR 值之间取得良好的平衡。 在衰减信号中，除了抖动之外，热噪声开始限制动态范围，从而降低 SNR。 因此我们可以看到，如果新型精密 ADC 的噪声足够低，则精密 ADC 在几乎所有应用（直流/地震应用除外）中都将受到抖动限制。

时钟抖动也有一个频谱

在前面的介绍中，我们建立了信号、总电压噪声和时钟抖动有效值之间的关系。 SNR 通过一个非常简单的公式 2 将所有这三者联系在一起。SNR 是比较电路设计的一个很好的基准，但在实际应用中可能并不实用。 在许多应用中，专门针对 SNR 进行设计并不理想。 因此，无杂散动态范围 (SFDR) 成为设计目标。 在新的高精度系统中，可以实现 140dB 甚至 150dB 的 SFDR。

可以通过将两者混合来检查信号被时钟源失真的过程。 可以使用 FM 调制理论分析频域。 生成的快速傅立叶变换 (FFT) 频谱是时钟源频谱与输入信号频谱的混合产物。 为了了解我们的 ADC 如何受此影响，我们引入了相位噪声。 抖动和相位噪声都描述了相同的现象，但根据应用的不同，会优先考虑其中一种。 我们已经在等式 3 中展示了如何将相位噪声转换为抖动。在积分期间，频谱的细微差别会丢失。

相位噪声密度图通常与时钟源设备和 PLL 规格一起提供。 图 4 中所示的曲线对于用于电流过采样转换器但报告总抖动值（均方根或峰值）的较低频率源变得更不常见。

图 4. AD9573 100 MHz/33.33MHz 时钟发生器的相位噪声密度图。

使用斩波方案，可以强制电阻和晶体管元件在直流附近表现出相当平坦的噪声特性。 没有可用的等效时钟斩波电路。

转换高振幅 AIN 信号时，生成的 FFT 变为 FM 调制频谱，其中 AIN 充当载波，时钟边带相当于信号。 请注意，相位噪声在 FFT 中不受频带限制，噪声在带内显示为多个镜像混叠片段（参见图 5）。

图 5. 近端相位噪声决定了主频带周围 FFT 频带的幅度。

在精密 ADC 中，通常可以依赖相位噪声的自然衰减特性信号隔离器品牌，而无需提供任何时钟抗混叠滤波器。 可以通过向时钟源添加滤波来减少一些抖动——例如，在时钟路径中使用调谐变压器来展示所需的频率响应。 找到积分频率的上限（公式 3）并不容易确定。 精密 ADC 数据表对此没有提供太多建议。 在这些情况下，工程假设是关于时钟 CMOS 输入的。

精密 ADC 中更常见的问题发生在 fIN 频率附近，其中 1/(fN) 整形相位噪声会使 SFDR 性能变差。 较大的 AIN 信号将充当阻塞器，这是无线电接收器中更常用的术语，也适用于此。

当旨在以非常长的捕获时间记录高精度频谱时，由于时钟相位噪声频谱密度的性质，时序将受到很大影响。 可以通过缩短采集时间（更宽的频带）来改善 SNR 和 FFT 图。 对于给定的 FFT 捕获，均方根抖动应作为 ? 乐队。 查看图 5，可以清楚地看到这一点。

虽然这个技巧可以显着改善 FFT 和 SNR 图，但它对查看阻塞物附近的信号没有任何作用。 FM 调制方程的一个重要推广和简化是边缘高度与以下内容成正比：

延长单个 FFT 的积分时间是一项挑战，可以进一步捕获越来越多的相位噪声突出部分。 我们需要考虑结合更长的捕获的替代方法来改进这一点。

图 6. 相位噪声混叠到基带。

出于实际考虑，应在 fBIN/2 偏移频率的单点比较 SSB 曲线，以选择更好的源来获得干净的近距离频谱和 SFDR。 如果比较源以获得更好的 SNR信号隔离器品牌，则需要在 fBIN/2 到 fS（抖动别名）的 3 倍范围内对公式 3 进行积分。

Sigma-Delta 调制器的时钟灵敏度

上述内容适用于任何 ADC，无论架构和技术如何。 具体技术带来的挑战将在下文讨论。 抖动相关性最突出的例子之一是 sigma-delta ADC。 离散时间调制器和连续时间调制器之间的区别在抗抖动方面有很大的不同。

连续时间和离散时间 sigma-delta ADC 不仅会受到与采样相关的抖动的影响，它们的反馈回路也会受到抖动的严重干扰。 离散时间和连续时间调制器中 DAC 元件的线性度对于实现高性能至关重要。 DAC 的重要性可以通过将其与运算放大器 (opamp) 并联来直观地理解。 如果设计一个增益为2的电压放大器，电路设计者通常会首先考虑使用一个运放和两个电阻。 如果外部环境不是极端的，图7a所示的电路就可以满足要求。 在大多数情况下，电路设计人员无需了解运算放大器即可获得良好的性能。 设计人员必须选择匹配良好且足够准确的电阻器以获得正确的增益。 为了降低噪声，电阻器必须很小。 在热性能方面，需要考虑热系数匹配。

图 7. 运算放大器与 sigma-delta ADC 的比较。

请注意，这些依赖项均不是由运算放大器决定的。 对于这种电路操作，运算放大器的非理想性影响并不重要。 是的，输入电流或容性负载会产生很大影响。 需要检查转换能力，因为如果带宽不受限制，噪声影响可能是一个问题。 但只有在不影响性能的情况下选择正确的电阻才能解决这些问题。 在 sigma-delta AC 中，反馈比两个电阻器更复杂——在这些电路中，我们使用 DAC 而不是电阻器来执行该功能。 当电路的其余部分以类似于运算放大器电路的方式实现环路增益时，DAC 方法中的缺陷可能是有害的。

ADC 使用组件改组或校准，它提供了一种处理 DAC 组件不匹配的方法。 这些混搭或校准会将误差转移到更高的频率，但也会使用更多的定时事件，并可能增加与抖动相关的性能下降。 这最终会导致本底噪声被抖动效应污染，从而降低噪声整形的有效性。 因为调制器可以使用不同的 DAC 方案及其混合，例如归零和半归零。 对这些场景进行分析和数值模拟的深入研究超出了本文的范围。

关于本文中的抖动，我们将对其进行图形化简化。 由于 ADC 环路中的抖动依赖性问题，一些较新的设计会提供具有适当相位噪声的片上倍频器。 虽然这为系统设计人员节省了大量工作，但请注意，倍频器仍然依赖于良好的外部时钟和低噪声电源。 在这些系统中，应考虑查看 PLL 文献以了解对观察到的相位噪声的潜在威胁。 图 8 显示了不同 DAC 的抗抖动性能，表明离散时间 DAC 的运行影响最小。

图 8. 离散时间 DAC 在某种程度上不受抖动影响，而在连续时间 DAC 中，窄脉冲将对抖动性能产生重大影响。

现代连续时间 sigma-delta 设计包括一个板载 PLL。 由于根据无源元件仔细调整时序，它们不提供多种时钟速度。 可以通过一些人为的手段来扩大ADC转换率的选择范围。 该方法采用采样率转换的方法。 虽然采样率转换具有数字电路的优点，但它增加了功耗，但这些成本仍然使其成为高度调谐的模拟电路的有价值的替代品。 Analog Devices 的许多 ADC 都提供采样率转换选项。

使用开关电容滤波器的架构

另一个精确定时会影响性能的特定领域是开关电容滤波。 在设计精密 ADC 时，需要确保排除或充分衰减所有干扰信号。 ADC 可能必须提供某些嵌入式模拟和数字滤波。 ADC的数字滤波器抗抖动能力强，但任何形式的时钟模拟滤波器都会受到抖动的影响。

当精密转换器采用更先进的前端开关时，这一点尤为重要。 尽管开关电容滤波器在理论上可能具有优势，但我们只能参考摘要进行进一步的研究和分析。

转换器中的一种常见方案是相关双采样 (CDS)。 请参见图 9，了解 CDS 抑制质量的性能如何在三个不同质量级别随时钟变化。 该图显示了阻带附近的信号。 显示了以 x 轴上的 1 为中心的开关电容滤波器。 图的中心未被数字滤波抑制，而是依赖于模拟开关电容滤波器。 需要高质量的时钟来保持良好的抑制水平。 即使在测量直流信号时，抖动也会通过向下混叠干扰信号影响噪声性能，这些干扰信号应由硅上的开关电容滤波器滤除。 数据表中可能未明确提及是否存在板上开关电容滤波器。

图 9. 开关电容滤波器性能与时钟质量占空比。

实用指南、根本原因和常见猜测

既然我们已经展示了时钟可能给您带来问题的几种情况，让我们看看可以帮助您实现一个最小化抖动量的系统的技术。

时钟信号反射

高质量的时钟源具有非常快的上升和下降时间。 优点是减少了转换期间的抖动噪声。 不幸的是，由于陡峭边缘的好处，对正确的布线和端接有相当严格的要求。 如果时钟线没有正确端接，该线将受到添加到原始时钟信号的反射波的影响。 这个过程非常具有破坏性，相关的抖动水平很容易占据数百皮秒。 在极端情况下，时钟接收器能够看到可能导致电路锁定的额外边沿。

图 10. 差的、好的和最好的时钟电路设计（按降序排列）。

一种可能的不合理方法是用 RC 滤波器减慢边缘，从而去除高频内容。 在等待带有 50Ω 迹线和终端的新 PCB 时，甚至可以使用正弦波作为时钟源。 这将减少抖动的反射分量，尽管转换相对平缓并且占空比可能会因数字输入滞后而发生偏差。

电源噪音

在将边沿传送到采样开关之前，数字时钟可以通过各种缓冲器和/或电平转换器在 ADC 内部路由。 如果 ADC 具有模拟电源引脚，则使用的电平转换器将成为抖动源。 通常，芯片的模拟侧将具有转换时间更长的高压设备，因此会增加抖动灵敏度。 一些设计良好的设备将电路板上的更多模拟电源分配给时钟和线性电路。

图 11. 受 DVDD、AVDD 以及 AGND 和 DGND 之间不同电源域引入的噪声干扰的采样时间

去耦电容器：找到合适的产品

电源噪声引起的抖动会被去耦电路降低或放大。 一些 sigma-delta 调制器将在模拟和数字电路中进行大量数字活动。 这会导致与信号和数字数据之间的干扰相关的非特征杂散。 高频电荷转移应限于设备附近的短环路。 为了适应尽可能短的布线，好的设计在芯片的细长边使用中心引脚。 这些限制不是放大器和低频芯片的常见问题，它们的拐角处可能有 VDD 和 VSS 引脚，如图 12 左侧所示。PCB 设计应充分利用这些特性并将高-引脚附近的优质电容器。

图 12. 线性电路（左）和时钟电路（右）的供电方案。

图 13. 用于减少抖动的去耦电容器的不正确（左）和正确（右）位置。

分时器和时钟信号隔离器

更快的时钟抖动更小，因此如果功率限制允许，使用外部或内部分频器来提供所需的采样时钟将有所改善。 在设计带有隔离器的系统时，请检查其脉冲宽度。 如果占空比不理想，偏斜会影响模拟性能，在极端情况下，会锁定 IC 的数字端。 在精密 ADC 中，可能不需要光纤时钟，但使用更高的频率可以提供最后一点性能。 在图 14 中，AD9573 内部使用 2.5GHz，出于同样的原因提供所有 33MHz 和 100MHz。 如果不需要 ADC 之间的精确同步，则晶体振荡器电路可能具有极其稳健的个位数和抖动性能。 对于精密 ADC，晶体放大器在 100 kHz 输入时转换为优于 22 位的性能。 这种性能难以超越，并解释了为什么 XTAL 振荡器将在可预见的未来继续使用。

图 14. AD9573 的详细功能框图。

来自其他来源的串扰

抖动的另一个来源与源自外部线路的时钟毛刺有关。 如果时钟源错误地路由到能够耦合的信号附近，它会对性能产生巨大影响。 如果干扰源与 ADC 操作无关并且是随机的，它将大大增加您的抖动预算。 如果时钟被与 ADC 相关的数字信号污染，则会观察到杂散。 对于从 ADC，CLK 线和 SPI 线可以独立计时，但这可能会导致公式 9 中定义的频率出现问题，并混叠回第一个奈奎斯特区。

建议使用锁频 SPI 和 MCLK 源。 即使采取这种预防措施，SPI 和 MCLK 仍可能具有与给定时钟的脉冲占空比相关的毛刺。 例如，如果 ADC 抽取 128，而 SPI 仅读取 24 位，则存在创建与某些 1/(24t) 和 1/(104t) 测量相关的拍频的风险。 因此，使 MCLK 远离锁定的 SPI 线和数据线。

接口和其他时钟

图15中标出了各种时序周期，很容易干扰SFDR或引起抖动。 如果 SPI 通信没有频率锁定到 MCLK，就会出现杂散。 掌握布局技巧是你缓解这个问题的最好保证。 该频率表现为混叠的下游干扰源，但也表现为拍频和互调产物。 例如，如果 SPI 以 16.01 MHz 运行且 MCLK 以 16 MHz 运行，则杂散应出现在 10 kHz。

图 15. 存在异步通信和时钟时混合杂散的故障排除和调查。

除了良好的布局，另一种减少杂散的方法是将它们移到感兴趣的频带之外。 如果MCLK 和SPI 可以锁频，则可以避免许多干扰。 尽管如此，SPI仍然存在空闲期导致地忙的问题，仍然会造成干扰。 您可以利用界面功能发挥自己的优势。 ADC 中的接口函数可以提供状态字节或循环冗余校验 (CRC)。 这可能是抑制杂散的好方法，同时还具有这些特性的额外优势。 空闲时钟，甚至未使用的 CRC 字节，有利于均匀填充数据帧。 您可以选择忽略 CRC，但仍能从中受益。 当然，这也意味着数字线路需要额外的电力。

图 16. MCLK 布线太靠近开关模式 PSU。

图 17. 带有 XTAL 放大器和 SPI 相关杂散的本地源 MCLK。

图 18. 虚拟 CRC 或状态可用于改进帧以消除杂散。

综上所述

2018 年，Analog Devices 发布了 AD7768-1，这是一款高精度 ADC，具有小于 100 μV 的偏移和高达 100 kHz 的平坦频率响应。 该 ADC 已成功用于 SFDR 超过 140 dB 的系统设计，并且已证明在满量程输入的音频带外抖动可以忽略不计。 它包括一个片上 RC 振荡器，为调试受干扰的时钟源提供参考点。 这种内部 RC 虽然不提供低抖动，但可以提供一种差分方法来查找杂散源。

图 19. 具有正确设计的 PCB 和时钟电路的 AD7768-1 的频谱。

ADC 实施内部开关电容滤波，还使用时钟分频器来减轻抗混叠滤波器的负担。 内部时钟分频器可确保稳定的性能，能够使用通常源自隔离器的偏移时钟运行。 电源位置非常适合限制外部 ESR/ESL 效应与内部短路结。 毛刺抑制是在时钟输入焊盘中实现的。 应用板性能扫描显示30psrms抖动，可满足各种应用需求。 如果您需要测量 140+dB SFDR，AD7768-1 可以帮助您非常快速地进行测量，同时消耗的功率远低于以前的传统电源轨方法。